隨著 AI 與高效能運算對記憶體頻寬的需求不斷提高，HBM 的整合已不只是晶片設計問題，更是封裝問題。AnCAD 協助客戶進行 HBM 等級 2.5D/3D 封裝的設計、寄生參數萃取與模擬。
高頻寬記憶體（High Bandwidth Memory，HBM）是一種堆疊式 DRAM 技術：多顆記憶體晶粒垂直堆疊，以矽穿孔（TSV）互連，並置於基底晶粒之上。HBM 不採用窄介面搭配極高速率，而是使用極寬的介面：HBM3 與 HBM3e 每個堆疊為 1024 位元，HBM4 則進一步加寬。結果是在小巧的面積內取得高頻寬。
如此寬的介面無法在一般封裝基板上佈線。因此 HBM 堆疊會與 GPU 或 ASIC 並排安裝在中介層（Interposer）上。中介層是一層矽或有機材料，帶有極細密的佈線（RDL），透過微凸塊（Micro-bump）連接處理器與記憶體。此架構稱為 2.5D 封裝，也是 AI 加速器常用的 CoWoS 類平台的基礎。
導入 HBM 與中介層整合，會帶來幾項彼此牽動的工程問題。
邏輯晶粒與每個 HBM 堆疊之間有數以千計的訊號，必須經由微凸塊與細窄的 RDL 線路連接。佈線密度、層數與設計規則，都會限制實際能做出什麼。
寬而高速的介面對串擾、損耗、時序偏移與電源雜訊十分敏感。在大量驅動器同時切換時，電源配送網路必須保持穩定。
堆疊記憶體緊鄰高功率處理器，會造成不均勻的發熱。熱膨脹係數不同的材料變形量不同，可能導致翹曲，並使應力集中在凸塊與晶粒角落。
封裝設計必須符合負責製造的晶圓廠與封裝廠的規則。設計、製造與組裝往往由不同單位負責，彼此之間的協調十分重要。
AnCAD 具備裸晶與先進封裝經驗，並擅長數值模擬。我們將這些能力應用於 HBM 與中介層專案，涵蓋以下面向。
封裝與中介層的 Layout，包括 Pin Map 規劃、凸塊配置與高密度 RDL 佈線。目標是讓邏輯晶粒與 HBM 堆疊之間連接順暢，且設計能順利交付製造端。
從封裝結構中萃取電阻、電感、電容與耦合，涵蓋微凸塊、TSV 與 RDL 線路。結果可輸出為 S 參數與 SPICE 類模型，供晶片—封裝—系統級分析使用。
通道分析，例如眼圖、串擾與時序偏移；以及電源配送網路分析，包括 DC 壓降、阻抗與去耦電容配置。
模擬晶片、中介層與基板的溫度分佈、翹曲與應力，在設計投入製造前找出風險區域。
這四個面向彼此相連：Layout 決定寄生參數，寄生參數影響訊號與電源表現，熱與應力的結果又可能要求回頭修改 Layout。將它們一併處理，可縮短這個來回的過程。
我們的客戶涵蓋 IC 設計公司、基板廠、OSAT 封裝廠與記憶體供應商，每個專案的起點各不相同。有些需要設計審閱，有些需要對既有 Layout 進行萃取或模擬，也有些需要協助尋找合適的製造途徑。
依專案需求，我們可自行執行，或代為協調封裝與製造夥伴。歡迎告訴我們您的需求，我們將一起討論最適合的進行方式。
正在規劃 HBM 或先進封裝專案嗎？請簡述您的目標與限制條件，我們會回覆並討論可如何協助。